一、先進封裝簡介

1、封裝的技術(shù)路徑，大致分為四個階段：

• 第一個是裸片貼裝階段，代表的連接方式是引線鍵合，也就是傳統(tǒng)封裝；

• 第二個是倒片封裝階段，代表的連接方式是焊球或者叫凸點（Bumping）；

• 第三個是晶圓級封裝階段，代表的連接方式是RDL重布線層技術(shù)；

• 第四個2.5D/3D封裝階段，代表的連接方式是TSV硅通孔技術(shù)、chiplet封裝技術(shù)。

 

高算力對芯片的傳輸速率和信息密度有非常高的要求，為了不讓封裝拖了芯片的后腿，工程師在如何提高連接密度、提高傳輸速率上想方設(shè)法，并且在保證連接質(zhì)量的情況下，盡可能地降低生產(chǎn)成本、降低功耗、滿足小型化等等需要。

每一代技術(shù)之間的本質(zhì)區(qū)別，就是芯片和電路的連接方式的區(qū)別。鍵合法發(fā)展史：引線鍵合(Wire Bonding)→倒裝芯片鍵合(Flip Chip Bonding)→硅穿孔（TSV）

2、先進封裝的幾個關(guān)鍵技術(shù)

倒裝封裝：直接在芯片 I/O 焊盤上或 RDL 重布線層上沉積凸塊，然后將芯片電氣面朝下，倒扣在封裝襯底上實現(xiàn)電氣互聯(lián)的封裝技術(shù)。與傳統(tǒng)封裝引線鍵合（Wire Bonding）方式相比，倒裝技術(shù)大幅縮短了互聯(lián)距離，電阻電感更小，芯片電性能和散熱性更好。同時緊湊的結(jié)構(gòu)排布使得封裝具有更小的尺寸和更強的抗沖擊性，對于移動設(shè)備和工業(yè)應(yīng)用等領(lǐng)域具有重要意義。

        

凸塊（Bumping）工藝：是將晶圓切割成單個芯片之前，在基板上形成由各種金屬制成的“凸塊”或“球”。倒裝的關(guān)鍵技術(shù)是 Bumping（凸塊）工藝。凸塊在管芯和襯底之間提供比引線鍵合更短的路徑，以改善倒裝芯片封裝的電氣、機械和熱性能。對于性能驅(qū)動的市場，倒裝芯片互連可減少信號傳播延遲，提供更好的帶寬，并緩解功率分配的限制。

晶圓級封裝：是對整片晶圓進行封裝測試后再切割得到單個成品芯片的技術(shù)。對比傳統(tǒng)封裝先切割晶圓再逐個封裝的流程，晶圓級封裝技術(shù)直接在晶圓上完成封測程序后進行批量化切割，封裝與芯片制造融為一體，大幅縮減生產(chǎn)成本。同時該類封裝不需要引線框架、基板等介質(zhì)，可以最大程度地提高封裝效率，封裝后的芯片尺寸與裸片一致。    

扇出型封裝：晶圓級封裝分為扇入型封裝（Fan-in）和扇出型封裝兩種，扇入型封裝利用 RDL 層將電信號向內(nèi)擴展至芯片中心，封裝尺寸基本等于芯片尺寸，可容納的 I/O 數(shù)量較少，多用于小型便攜產(chǎn)品。但隨著技術(shù)進步，對于芯片 I/O 數(shù)量的要求不斷提升，扇出型封裝應(yīng)運而生。扇出型封裝是在芯片的范圍之外利用 RDL 重布層，將電信號向外擴展至芯 片外的區(qū)域（扇出區(qū)），因此可以連接更多引腳。相比于扇入型，扇出型封裝具有更好的 擴展能力、電氣性能和熱性能，多用于基帶處理器、射頻收發(fā)器、5G、醫(yī)療器件處理器等低耗高頻高速的設(shè)備中。

扇出型 WLP 的具體步驟是先把晶圓切割，然后把芯片在載體上擺成晶圓的形狀，芯片之間的空隙用環(huán)氧樹脂填充起來，每個芯片多了一層保護殼。后面的步驟跟扇入型一致，用重布線層技術(shù)對每個芯片進行處理，然后切割得到芯片成品。

重布線層（RDL）：是用于水平方向電氣延伸和互聯(lián)的技術(shù)。由于 I/0 觸點通常分布芯片四周，如果直接進行倒裝封裝會因為引線過少或過密影響連接效果，而 RDL通過對芯片上的觸點進行重新布局和導(dǎo)電，將 IC 的輸入/輸出（I/O）重新分配到新位置，改變芯片管腳的分布或?qū)⒐苣_引出到外圍寬松的區(qū)域，從而降低封裝難度并增加 I/O 引腳數(shù)量。

在扇入晶圓級封裝（FIWLP）和扇出晶圓級封裝（FOWLP）等先進封裝中，RDL 為核心關(guān)鍵工藝。使得封裝廠能夠在扇出封裝技術(shù)方面與晶圓代工廠展開競爭。通過 RDL，IO Pad 可以制成 FIWLP 或 FOWLP 中不同類型的晶圓級封裝。在 FIWLP 中，凸塊全部生長在芯片上，芯片和焊盤之間的連接主要依靠 RDL 的金屬線。封裝后，IC 的尺寸幾乎與芯片面積相同。在 FOWLP 中，凸塊可以生長在芯片外，封裝后的 IC 比芯片面積大（1.2 倍）    

3、先進封裝的優(yōu)勢

對比傳統(tǒng)封裝技術(shù)，先進封裝 I/O 數(shù)量多、體積小且高度集成化。在傳統(tǒng)的封裝技術(shù)中，晶圓被切割后通過引線鍵合的方式實現(xiàn)互聯(lián)，起到保護芯片的作用。而外部封裝則是通過導(dǎo)線架或?qū)Ь€載板與 PCB 基板進行連接，這種封裝形式結(jié)構(gòu)簡單、成本低廉。但隨著集成電路產(chǎn)業(yè)的高速發(fā)展，市場對于電子設(shè)備的小型化、系統(tǒng)化和信息傳遞速度等的要求不斷提高，先進封裝逐漸成為行業(yè)主流技術(shù)。先進封裝運用凸塊等工藝，采用倒裝等鍵合方式替代傳統(tǒng)的引線鍵合，在縮短互聯(lián)距離的同時提高 I/O 密度，具有更高的存儲帶寬和更好的散熱效率。同時封裝對象由單裸片發(fā)展為多裸片，芯片組合由單類型、平面排布向多功能、立體堆疊演變，顯著提高了封裝空間利用率和芯片系統(tǒng)性能。

         

二、2.5D/3D封裝簡介

1、2.5D封裝可以實現(xiàn)多個芯片的高密度線路連接，集成為一個封裝。

在2.5D封裝中，裸片堆疊或并排放置在具有硅通孔（TSV）的中介層頂部。硅中介層(Silicon Interposer)，可提供芯片之間的互聯(lián)，在基底和Die之間，起到承上啟下的作用。中介層是一種由硅和有機材料制成的硅基板，是先進封裝中多芯片模塊傳遞電信號的管道。借助硅中介四通八達的通道，多個Die可以自由的組合在一起，就像一個巨型的地下交通樞紐。相比于直接在基板上進行互連，硅中間層上的連接更短，從而減少了信號傳輸?shù)难舆t和功耗。    

另一種是通過“橋”在相鄰芯片之間建立連接，首先用具有高 I/O 密度的硅塊作為“橋梁”，其次將“橋”嵌入封裝基板的空腔內(nèi)，典型代表是英特爾的EMIB封裝。

         

2、3D封裝

相較于2.5D 封裝，3D 封裝的原理是在芯片制作電晶體（CMOS）結(jié)構(gòu)，并且直接使用硅穿孔來連結(jié)上下不同芯片的電子訊號，不需要中介層，直接把每塊芯片堆疊到一起，即將存儲器或其他芯片垂直堆疊在上面。

3、關(guān)鍵工藝——TSV

要做到2.5D和3D封裝，最關(guān)鍵的就是硅通孔技術(shù)，簡稱TSV(Through Silicon Via) TSV作為一種全新的方法，通過數(shù)百個孔使上下芯片與印刷電路板相連，是實現(xiàn)三維立體堆疊和系統(tǒng)集成的基礎(chǔ)。它是通過在芯片與芯片之間、晶圓和晶圓之間制作垂直通孔，再通過銅、鎢、多晶硅等導(dǎo)電物質(zhì)的填充，實現(xiàn)硅通孔的垂直電氣互聯(lián)，這項技術(shù)是目前唯一的垂直電互聯(lián)技術(shù)，是實現(xiàn)3D先進封裝的關(guān)鍵技術(shù)之一。

由于TSV的誕生，半導(dǎo)體裸片和晶圓可以實現(xiàn)以較高的密度互連堆疊在一起，這也成為了先進封裝技術(shù)的標志之一。TSV 技術(shù)能夠使芯片在 3D 堆疊的密度最大，外形尺寸最小，并且大幅改善芯片運行速度，降低功耗。    

三、Cowos介紹

CoWoS（Chip On Wafer On Substrate）是臺積電的一種 2.5D 先進封裝技術(shù)，由 CoW 和 oS 組合而來：先將芯片通過 Chip on Wafer（CoW）的封裝制程連接至硅晶圓，再把 CoW 芯片與基板（Substrate）連接，整合成 CoWoS。核心是將不同的芯片堆疊在同一片硅中介層實現(xiàn)多顆芯片互聯(lián)。在硅中介層中，臺積電使用微凸塊（μBmps）、硅通孔（TSV）等技術(shù)，代替了傳統(tǒng)引線鍵合用于裸片間連接，大大提高了互聯(lián)密度以及數(shù)據(jù)傳輸帶寬。

根據(jù)不同中介層（interposer）分為 CoWoS-S/R/L 三種類型。

   

1、CoWoS-S 包括 CoW 和 oS 兩部分，芯片間通過 CoW 工藝與硅晶圓相連，再通過凸塊將CoW 芯片與基板相連。該技術(shù)用微凸塊和硅穿孔工藝代替?zhèn)鹘y(tǒng)引線鍵合，將不同功能的芯片堆疊在同一個硅中介層上實現(xiàn)互聯(lián)，具有縮小封裝尺寸、降低功耗、提升系統(tǒng)性能的優(yōu)點。

         

   

         

2、CoWoS-R（RDL Interposer）是使用有機基板/重新布線層（RDL）替代了硅（Si）作為中介層的先進封裝技術(shù)。CoWoS-R 采用 InFO 技術(shù)使用 RDL 作為中介層并為 chiplets 之間的互連提供服務(wù)，特別是在 HBM（高帶寬存儲器）和 SoC 異構(gòu)集成中。RDL 中介層由聚合物和銅走線組成，機械靈活性相對較高，這種靈活性增強了 C4 接頭的完整性，并允許新裝可以擴大其尺寸以滿足更復(fù)雜的功能需求

RDL 互連提供良好的信號和電源完整性性能，路由線路的 RC 值較低，可 實現(xiàn)高傳輸數(shù)據(jù)速率。共面 GSGSG 和具有六個 RDL 互連的層間接地屏蔽可提供卓 越的電氣性能。    

3、CoWoS-L（Local Silicon Interconnect and RDL Interposer）是使用小芯片（chiplet）和 RDL 作為中介層（硅橋）的先進封裝技術(shù)，結(jié)合了 CoWoS-S 和InFO 技術(shù)的優(yōu)點，具有靈活的集成性。CoWoS-L 使用內(nèi)插器與 LSI（本地硅互連）芯片進行芯片間互連，以及用于電源和信號傳輸?shù)?RDL 層，從 1.5 倍 reticle interposer 尺寸和 1 倍 SoC+4 倍 HBM 立方體開始，并將向前擴展，將包絡(luò)擴大更大的尺寸，以集成更多芯片

         

四、在AI芯片上的應(yīng)用

CoWoS的絕大多數(shù)需求來自AI

英偉達于 2022 年發(fā)布了Hopper Tensor Core GPU，據(jù) Yole 表示，它采用臺積電的 CoWos-S 為代表的 Sillicon。Interposer（硅中介層）連接方案將 GPU（臺積電 4nm 工藝）與 6 個 HBM 互連。該 產(chǎn)品是市場上第一個使用 HBM3 的產(chǎn)品，提供比英偉達上一代產(chǎn)品 A100 多兩倍的 DRAM 帶寬。Hopper GPU 與 Grace CPU 配合使用 NVIDIA 的超高速芯片對芯片互連，提供 900GB/s 的帶寬，比 PCIe Gen5 快7倍。

除了英偉達，AMD的最新AI GPU產(chǎn)品MI300也導(dǎo)入臺積電的CoWoS（2.5D）和SoIC(3D)的技術(shù)。此外，還有一系列ASIC芯片，如英特爾的Habana Gaudi、谷歌的TPU（Inferentia和Trainium芯片等。

2024年，CoWoS預(yù)計為臺積電帶來70億美元營收。AI需求驅(qū)動下，CoWoS在臺積電營收的比重逐漸上升。根據(jù)Information Network估計，2022/2023/2024年CoWoS收入占臺積電營收的比例將分別達到7.00%/7.49%/8.21%。以臺積電2024年全年營收指引852.37億美元估算，AI將帶來約69.94億美元的CoWoS營收，較2023年同比增長34.69%。    

 

本文轉(zhuǎn)載自：公眾號策略進化論

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